超全的有源晶体信号类型与端接入门资料
　　在接触石英晶振这个行业之后,刷新了我对这个领域的认识,因为一颗小小的电子元器件,从选料,设计,生产,加工,制造等多个方面都有很多需要了解的,但是今天我们暂时不谈这些.现在有越来越多的制造型企业和工厂大量采用有源的石英晶体振荡器,这是一种性能比普通晶体要高许多的频率元件,而且不用外部接入电源就能振荡工作.拥有多种不同的输出信号逻辑,也就是我们常说的输出方式,主要作用是组成更高性能的系统,同时还能消除共模噪声.
介绍:
　　CMOS,HCMOS,LVCMOS,正弦波,限幅正弦波,TTL,PECL,LVPECL,LVDS,CML…振荡器和频率控制器件具有一系列不同的输出缓冲器类型,每种类型都有其优点和缺点.本应用笔记的目的是为每种类型提供一些背景知识,并为端接具有此类输出的设备的某些方法提供建议.

图1.多种常见输出类型所涵盖的近似电压范围

需要正确理解信号类型和端接:
　　印刷电路板走线的行为就像传输线一样,可以过滤时钟信号,使时钟信号沿走线的长度方向衰减并失真.较高频率的时钟信号更容易受到衰减,失真和噪声的影响,但是最好采用较高的压摆率来改善抖动时钟边缘,这给实现时钟解决方案带来了挑战.
为了正确实现高质量的时钟源,应考虑以下因素:
　　•彼此隔离时钟源
　　•充分利用正确的接地和电源滤波
　　•使用短PCB走线作为时钟信号
　　•将要计时的设备放置在尽可能靠近时钟的地方
　　•确保为您的应用选择了正确的时钟输出类型.
　　•确保输出驱动器正确端接并且采用阻抗匹配技术.
　　最后两点是应用笔记的主题.如果走线没有正确终止,则会发生反射和衰减.反射会增加抖动,而衰减会进一步降低时钟波形和整体性能.保持信号完整性对于实现低相位噪声石英晶体振荡器的性能至关重要.
单端输出系列:
　　正弦波和修剪正弦波
　　正弦波输出是晶体振荡器电路的“自然”输出,通常代表一个振荡器可以预期的最大频谱纯度.根据定义,纯正弦波仅具有单个或基本频率,并且在理想情况下不存在谐波.与其他输出类型不同,没有与其他正弦波输出相关的“标准”输出电平,正弦输入的波形(对于给定频率)仅由幅度定义,通常表示为以dBm为单位的输出功率.正弦波输出旨在驱动50欧姆阻抗负载,PC走线也应设计为50欧姆阻抗.大多数逻辑输出源均来自正弦波或限幅正弦波源,这会降低相位噪声性能-正弦波输出是要求苛刻的低相位噪声应用的理想选择.
　　受限制的正弦波是通过限制正弦波输出而形成的,以最大和最小范围“隔离”该波.以这种方式限制正弦波会引入额外的谐波,从而降低波形的频谱纯度,但可以提供一种手段,以利用系统中不能承受大幅度正弦波全摆幅的快速上升和下降沿.削波的正弦波器件比全数字逻辑输出消耗的功率更少,因此,在TCXO温补晶振设计中很流行,其中CMOS级的额外功耗会影响IC中的热梯度.削波的正弦波TCXO旨在驱动10pF的10K负载.
CMOS,HCMOS和LVCMOS
　　CMOS是互补金属氧化物半导体(Complementary Metal Oxide Semiconductor)的首字母缩写,这意味着该设备(缓冲器)由p沟道和n沟道晶体管构成.

图2.终止CMOS驱动器的最常用方法,适用于短走线长度

　　CMOS信号通过具有50欧姆阻抗走线的底板分布到一个或多个高阻抗接收器中.因此,存在阻抗失配.有多种方法可以解决这种阻抗匹配问题,但是在此和“轨到轨”摆幅的继承极限之间,CMOS输出适合于较低频率的时钟源(低于200MHz)和较短的走线长度(小于时钟的1/4).最高谐波频率的波长)不易受到阻抗匹配问题的影响.对于较低的频率和较短的走线,可以使用时钟输出和接收器输入之间的直接连接.但是在大多数情况下,将使用低电阻(例如20-50欧姆)的串联电阻,该电阻在减少反射和保持信号完整性方面非常有效.参见图2.其他阻抗匹配方法如图3和4所示,但这些方法会增加功耗.

图3和4.端接CMOS的替代方法

　　HCMOS代表高速CMOS,是原始CMOS上更高速度的变体-HCMOS和CMOS在振荡器世界中经常可以互换.LVCMOS代表低压CMOS,顾名思义,它是CMOS的低压类别.ACMOS代表“高级CMOS”.由于这些缩写经常互换使用,因此Vectron建议使用上升/下降时间,输出驱动或负载要求以及Voh/Vol来指定振荡器,而不是通过CMOS,HCMOS,ACMOS,LVCMOS等术语来定义要求.
TTL
　　晶体管到晶体管逻辑(TTL)曾经是最常见的I/O标准之一.TTL使用+5V或3.3V电源供电,与CMOS相比,一次具有更高的传输速度,高达100MHz.此外,由于晶振输出频率较高时功耗不会急剧变化,因此它更受欢迎.TTL输出也可以使用针对CMOS信号所述的方法进行处理.在1980年代,CMOS器件因其低(零)静态电流,良好的抗噪性,改善的上升/下降时间和较低的制造成本而变得更加流行,尤其是对于大规模集成而言.CMOS已取代TTL,成为低频时钟IC的首选.
　　CMOS和TTL的主要好处是低功耗,较高的输出摆幅以及在硅中实现的成本相对较低.但是,差分信号用于更高的频率.
差分逻辑系列:
　　单端信号传输技术可能容易受到噪声的影响.这可以通过增加电压来克服,但是这会增加功耗,并且由于电压摆幅而导致速度降低.单端传输线也倾向于衰减信号.再次可以通过增加传输电压来克服.差分缓冲器通过为每个发送的比特传输一对互补信号(相反极性)来克服这些困难.接收器检测到两个信号之间的差异,并且两个信号共有的任何噪声都被拒绝.差分传输技术具有较高的抗噪能力,因此受线路衰减的影响较小,因此对于在较长的线路长度上以较高的数据速率进行传输非常理想.
ECL(单端或差分):
　　引入了发射极耦合逻辑(ECL)作为TTL逻辑的替代方法,因为它更适合于高速数据传输.发射极耦合逻辑电路使用晶体管控制电流流经计算逻辑功能的门.由于晶体管始终处于有源区域,因此它们可以非常快速地改变状态,因此ECL电路可以以很高的速度运行.
　　ECL有两个缺点.首先,ECL需要相对较高的电流才能运行.其次,ECL依靠负电源运行.与驻留在系统其余部分中的基于正电源的设备连接时,可能会导致问题.但是参考地面,可能会带来噪音优势.
PECL,LVPECL:
　　LVPECL和PECL都是1960年代首次引入的较旧ECL技术的分支.PECL代表正发射极耦合逻辑,因为它以5、3.3V或2.5V等正电压工作.PECL逻辑输出通常用于高速时钟分配电路.PECL作为一种差分传输方案,具有高抗噪性和在长线长度上驱动高数据速率的能力.PECL的另一个优点是由于电压摆幅大而具有良好的抖动性能.缺点包括由于需要5V电源和外部DC偏置而导致的大功耗(与单端电源相比).
　　低压PECL(LVPECL)是指设计用于3.3V或2.5V电源的PECL电路,其电源电压与低压CMOS器件相同.LVPECL构成许多协议的基础,LVPECL的电气规格与LVDS相似,但在较大的差分电压摆幅下工作.LVPECL差分晶体由于其ECL起源和较大的摆幅而往往比LVDS的功率效率低一些,但是由于其ECL特性,它也可以在高达10Gbps的频率下工作.
　　LVPECL输出电流通常为15mA,这是从一个开路发射极得出的.这要求终止于电阻性负载以产生电压.LVPECL的目的是使用50欧姆阻抗走线和50欧姆瑟恩等效负载.通常使用图5来实现,而替代方案如图6所示.为了获得最佳性能,应使用相同的方法来平等地终止输出-永远不要让未使用的输出悬空.同样,来自不同制造商的差分接收器可以具有不同的输入容差(同时仍围绕一个通用标准聚集).根据接收器的要求做一些功课也可以帮助优化您要终止的信号的传输.

图5.LVPECL终止的最常用方法.图6.另一种LVPECL终止方案

CML:
　　电流模式逻辑(CML)输出可提供与LVPECL相似的性能,但不需要外部偏置,因此当需要LVPECL类型的输出但需要考虑功耗时,可以选择CML.CML输出需要交流耦合,因为它们不能提供足够的电流来偏置其他器件.
LVDS:
　　LVDS代表低压差分信号,类似于LVPECL的电流输出,但是输出电流为4mA,与LVPECL相比,功耗更低.LVDS输出具有100ohm的输出阻抗,旨在驱动100ohm的负载或电阻,这导致较小的电压摆幅,典型值为?350mV.
　　与CMOS和TTL相比,LVDS降低了对噪声的敏感性,降低了EMI辐射.LVDS的一个缺点是与PECL相比其抖动性能降低.但是,它正在取得进步,使其与LVPECL成为一个公平的竞争环境.
　　LVDS用于高速数据传输应用,尤其是背板收发器或时钟分配.LVDS的数据速率高达3.125Gbps.为了获得更高的数据速率,需要输出诸如HCSL,CML或LVPECL.要实现这些非常高的数据速率,需要非常快的尖锐速率,并且通常需要大约800mV的信号摆幅.由于这种HCSL,CML和LVPECL通常比LVDS需要更多的功率.
　　LVDS差分晶振通常被选择用于较新的设计,因为它易于在CMOSIC中实现并且在系统级易于使用.当连接到LVDS输入时,LVDS输出不需要外部偏置和单个100Ω终端电阻,请参见图7.负载100欧姆后,LVDS信号可能需要交流耦合,也可能不需要交流耦合-最好了解接收器的输入结构要求.

图7.终止LVDS.通常,接收器包括片上端接,不需要额外的100欧姆电阻.

HCSL:
　　高速电流控制逻辑(HCSL)输出可在PCIExpress应用和英特尔芯片组中找到.HCSL是一种较新的差分输出标准,类似于LVPECL,其15mA电流源来自开路发射极或源极.作为无端接的漏极,它们需要外部50ohm电阻接地,如图8所示.HCSL是具有快速切换时间的高阻抗输出,使用如图9所示的10至30ohm串联电阻可能是有利的.,以帮助减少过冲/振铃.HCSL提供最快的开关速度,功耗介于LVDS和LVPECL之间,并且相位噪声性能与替代技术相当.与往常一样,最佳实践是了解接收器的输入结构.

图8.单电阻器端接方案.图9.在某些情况下,使用10-30欧姆串联电阻可帮助减少过冲.

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